یک فیلتر FIR تصادفی با دقت بالا با الگوریتم مقیاس بندی تطبیقی و روش متغیرهای ضدیتیک

1 و

آزمایشگاه ملی علوم و فناوری در مورد ارتباطات ، دانشگاه علوم الکترونیکی و فناوری چین ، چنگدو 611731 ، چین

خلاصه

فیلتر دیجیتال یک مؤلفه اساسی مهم در سیستم های پردازش سیگنال دیجیتال (DSP) است. در بین فیلترهای دیجیتال ، فیلتر پاسخ تکانه محدود (FIR) یکی از متداول ترین طرح ها است. به عنوان یک تکنیک اجرای سخت افزاری کم نظیر ، از محاسبات تصادفی برای غلبه بر مشکل عظیم هزینه سخت افزار فیلترهای FIR مرتبه بالا استفاده شده است. با این حال ، طرح فیلتر FIR تصادفی (SFIR) از زمان تأخیر پردازش طولانی و تخریب دقت رنج می برد. در این مقاله ، نویز نمایندگی جریان بیت از نظر تئوری مورد تجزیه و تحلیل قرار می گیرد ، و یک الگوریتم مقیاس بندی تطبیقی (ASA) برای بهبود دقت SFIR با همان طول جریان بیت پیشنهاد شده است. علاوه بر این ، یک روش متغیرهای ضد تاولیک جدید برای بهبود بیشتر دقت ارائه شده است. با توجه به نتایج شبیه سازی در یک فیلتر FIR 64-TAP ، روش های ASA و AV به ترتیب 17 دسی بل و 6 دسی بل در نسبت سیگنال به نویز (SNR) به دست می آورند. نتایج اجرای سخت افزار همچنین در این مقاله ارائه شده است ، که نشان می دهد فیلتر ASA-AV-SFIR پیشنهادی با توجه به طرح های SFIR موجود 4. 6 برابر راندمان سخت افزار افزایش می یابد.

1. معرفی

فیلتر دیجیتال یک مؤلفه اساسی در سیستم های پردازش سیگنال دیجیتال (DSP) مانند پردازش تصویر [1] ، پردازش سیگنال گفتار و سیستم های ارتباطی است [2]. به طور خاص ، فیلتر پاسخ تکانه محدود (FIR) یکی از اصلی ترین و متداول ترین فیلترهای دیجیتال به دلیل ویژگی فاز خطی آن است. مهمترین چالش اجرای فیلتر FIR با توان بالا ، هزینه عظیم سخت افزار ، به ویژه برای برنامه های فیلتر مرتبه بالا است.

محاسبات تصادفی (SC) یک تکنیک اجرای سخت افزاری با ترکیب کم است ، که به طور گسترده در سیستم های ارتباطی مورد استفاده قرار گرفته است [3] ، سیستم های پردازش تصویر [4] و دستگاه های بردار پشتیبانی [5]. در طرح های موجود ، محاسبات تصادفی روی فیلتر FIR اعمال شده است تا هزینه سخت افزار و تأخیر در مسیر بحرانی کاهش یابد. متفاوت از سیستم مکمل 2 معمولی (TCS) ، سیگنال ورودی و ضرایب با جریان بیت تصادفی در فیلترهای FIR مبتنی بر SC نشان داده شده است. در نتیجه ، عملیات پیچیده حسابی در مدارهای TCS را می توان در عملکرد دروازه های منطقی بسیار ساده ترسیم کرد [2،6،7،8،9،10،11]. مرجع [6] یک طرح نقشه برداری دو قطبی را پیشنهاد می کند و یک معماری کامل فیلتر FIR تصادفی را ارائه می دهد ، جایی که دروازه XNOR می تواند ضرب را پیاده سازی کند. برای کاهش بیشتر هزینه سخت افزار ، یک روش اشتراک شبه تصادفی در [12] ارائه شده است و تعداد کل ژنراتورهای شماره تصادفی در SFIR را کاهش می دهد. فیلتر SFIR مزایایی را در هزینه سخت افزاری بسیار پایین نشان می دهد. در حالی که هنوز هم از تأخیر پردازش طولانی و تخریب دقت به دلیل جریان های بیت تصادفی نسبتاً طولانی رنج می برد [4]. برای بهبود دقت محاسبه فیلترهای SFIR ، مرجع [2] یک طرح نقشه برداری دو خطی را پیشنهاد کرد ، که در آن به ترتیب علامت و بزرگی با دو جریان بیت نشان داده می شود و سودهای آشکار را نشان می دهد. در [7] ، یک طرح ترکیبی ارائه شده است ، که در آن ضرب با منطق تصادفی اجرا می شود و علاوه بر این هنوز به روش TCS است. در [13،14] ، مشاهده شد که محاسبات تصادفی از دقت کم برای مقادیر تعداد کمی رنج می برد. بنابراین ، از یک روش مقیاس گذاری بر روی ضریب فیلتر استفاده شد ، که برای دستیابی به دقت بالاتر ، ضرایب را مقیاس می کند. با این حال ، روش مقیاس گذاری در [14] پردازش شبه استاتیک و فقط ضریب است که نمی تواند مستقیماً روی سیگنال های ورودی در زمان واقعی اعمال شود. علاوه بر این ، هنوز فقدان تحلیل نظری وجود دارد.

در این مقاله ، یک فیلتر FIR تصادفی با دقت بالا با الگوریتم مقیاس بندی تطبیقی و روش متغیر ضدیتیک ارائه شده است. مشارکتهای اصلی به شرح زیر است:

رابطه بین سر و صدای بازنمایی و مقادیر نشان داده شده از یک جریان بیت تصادفی از نظر تئوری مورد تجزیه و تحلیل قرار می گیرد ، و مشخص می شود که محاسبات تصادفی می تواند در فواصل ارزش خاص به دقت بالایی برسد ، و یک روش بالقوه برای بهبود دقت حتی با همان طول جریان بیت تصادفی فراهم می کند.

یک الگوریتم مقیاس بندی تطبیقی (ASA) برای SFIR پیشنهاد شده است تا سیگنال های ورودی و ضرایب را در مناطق کم نویز مقیاس کند.

یک روش متغیرهای ضد تاولیک جدید (AV) برای بهبود بیشتر دقت پیشنهاد شده است و اثبات نظری نیز ارائه شده است.

معماری سخت افزاری پیشنهادی ASA-SFIR و ASA-AV-SFIR طراحی و اجرا شده است ، که نشان دهنده مزایای عملکرد با دقت بالا در رابطه با فیلترهای SFIR موجود است.

باقیمانده این مقاله به شرح زیر سازماندهی شده است. بخش 2 زمینه نظری فیلتر FIR ، محاسبات تصادفی و طرح های فیلتر تصادفی را معرفی می کند. پس از آن ، طرح پیشنهادی با ASA و AV در بخش 3 ارائه شده است. بخش 4 ارزیابی عملکرد و اجرای سخت افزار طرح پیشنهادی را نشان می دهد. بخش آخر کار انجام شده را به پایان می رساند و در مورد کار احتمالی آینده بحث می کند.

2. پیشینه نظری

در این بخش ، زمینه فیلتر FIR ، محاسبات تصادفی و فیلترهای SFIR موجود معرفی می شود.

2. 1فیلتر صنوبر

فیلتر FIR یکی از متداول ترین فیلترهای دیجیتال در سیستم های پردازش سیگنال دیجیتال است. به طور کلی ، سیگنال خروجی y [n] فیلتر FIR K-TAP را می توان در دامنه زمان به عنوان (1) محاسبه کرد ، جایی که x [n] سیگنال زمان گسسته ورودی است ، c i ضریب فیلتر و k استشیر آب فیلتر FIR است.

در اجرای سخت افزار عملی ، ضریب فیلتر C I معمولاً به عنوان (2) نرمال می شود تا دامنه پویا سیگنال های خروجی را با سیگنال های ورودی یکسان نگه دارد و از خطای سرریز محاسبه خودداری کنید. ضرایب فیلتر همه در موارد زیر نرمال می شوند.

می توان مشاهده کرد که چند ضلعی K و k-1 برای فیلتر K-TAP FIR در طرح های اجرای سخت افزار معمولی مورد نیاز هستند ، که به عنوان شکل 1 نشان داده شده است. این یک پیچیدگی عظیم برای سیستم های DSP عملی با فیلترهای FIR مرتبه بالا خواهد بود.

2. 2محاسبات تصادفی

محاسبات تصادفی یک طراحی الگوریتم پیچیدگی کم و تکنیک اجرای سخت افزار است ، که در آن یک مقدار عددی A با جریان بیت تصادفی A ، I ، I = 1 ، 2 ، نشان داده شده است. وادواد، ن. در نتیجه ، عملیات پیچیده در سیستم های TCS معمولی را می توان در عملیات منطقی کاملاً ساده ترسیم کرد. یک سیستم DSP مبتنی بر محاسبات تصادفی معمولی در شکل 2 نشان داده شده است.

برای یک مقدار عددی A ∈ [0 ، 1] ، می توان از قالب تک قطبی برای تبدیل آن به جریان کمی I با مقایسه آن با یک عدد تصادفی توزیع شده R (t) ∼ u (0 ، 1) استفاده کرد ، جایی که PR= الف. معماری سخت افزاری مربوط به محاسبات تصادفی با فرمت تک قطبی به عنوان "تولید جریان بیت تصادفی" در شکل 2 نشان داده شده است.

برای یک مقدار عددی a ∈ [ - 1 ، 1] ، تولید جریان بیت با فرمت دو قطبی مورد نیاز است [4،11] ، جایی که PR= (A + 1) / 2. تولید جریان بیت با فرمت دو قطبی می تواند با مقایسه (A + 1) / 2 با شماره تصادفی R (t) یک معماری سخت افزار مشابه را با فرمت تک قطبی به اشتراک بگذارد.

مدارهای منطقی مبتنی بر محاسبات تصادفی می توانند به طور قابل توجهی هزینه سخت افزار و تأخیر مسیر بحرانی را در مقایسه با مدارهای TCS معمولی کاهش دهند ، که به عنوان شکل 3A نشان داده شده است ، جایی که ضرب P C = P A · P B توسط یک منطق "و" اجرا می شود [16]. همانطور که در شکل 3B نشان داده شده است ، از یک منطق ساده "XOR" برای انجام p c = p a · (1 - p b + (1 - p a) · p b) استفاده می شود. علاوه بر این مقیاس P C = P A · P S + P B · (1 - P S) را می توان با یک منطق مولتیپلر که به عنوان شکل 3C نشان داده شده است تحقق یابد ، و جمع مطابق با P S مقیاس بندی می شود. به جز محاسبات خطی ، افزودن و ضرب ، تقسیم P C = P A / (P A + P B) را می توان با یک فلیپ فلاپ J-K که به عنوان شکل 3D نشان داده شده است ، پیاده سازی کرد. مقدار عددی تبدیل شده به عقب به عنوان "مبدل تصادفی تا باینری" در شکل 2 نشان داده شده است.

2. 3فیلتر FIR تصادفی

برای کاهش هزینه سخت افزاری فیلتر FIR ، یک فیلتر SFIR با فرمت دو قطبی در [6] ارائه شده است ، جایی که سیگنال ها و ضرایب ورودی به محدوده [1،1] نرمال می شوند و به جریانهای بیت تبدیل می شوند. در نتیجه ، ضرب و علاوه بر این در فیلتر FIR به ترتیب در منطق "XNOR" و مولتیپلر ترسیم می شود. فیلتر SFIR مبتنی بر دو قطبی هزینه های سخت افزاری بسیار کمی دارد. با این حال ، اشکال اصلی تخریب دقت است.

برای غلبه بر مشکل تخریب دقت ، یک فیلتر SFIR مبتنی بر طرح دو خطی در [2] ارائه شده است ، جایی که هر مقدار عددی با دو جریان بیت تصادفی نشان داده می شود: یکی از علائم بیت است و دیگری استیل است. ضرب دو جریانات بیت به بزرگی و جریان های بیت به ترتیب در منطق "و" و منطق "Xor" ترسیم می شوند. علاوه بر این ، با یک تبلیغ دو خط غیر مقیاس جدید اجرا می شود. این طرح دو خط از طرح دو قطبی در مورد صحت با هزینه سخت افزاری قابل مقایسه بهتر است. با این حال ، هنوز یک شکاف نسبتاً بزرگ با عملکرد ایده آل وجود دارد.

3. فیلتر FIR تصادفی با مقیاس سازگار

در این بخش ، سر و صدای بازنمایی یک جریان بیت تصادفی ابتدا در بخش 3. 1 مورد تجزیه و تحلیل قرار می گیرد. پس از آن ، یک الگوریتم مقیاس بندی تطبیقی (ASA) در بخش 3. 2 ارائه شده است. علاوه بر این ، روش متغیرهای ضدیتیک (AV) در بخش 3. 3 معرفی شده است. سرانجام ، معماری فیلتر AS A-A V-SFIR در بخش 3. 4 ارائه شده است.

3. 1تجزیه و تحلیل نویز جریان بیت تصادفی

یک مقدار عددی p ∈ [0 ، 1] را در نظر بگیرید که با یک جریان بیت تصادفی x i ، i = 1 ، 2 ، نشان داده شده است. وادواد، ن. هر بیت در جریان بیت تصادفی از توزیع Beoulli پیروی می کند ، و واریانس هر بیت را می توان به صورت D (x i) = e [(x i - p) 2] = p · (1 - p) نوشت. هنگامی که به یک سیستم باینری تبدیل می شود ، مقدار عددی تخمین زده شده P ^ و واریانس مربوطه به ترتیب می تواند به صورت (3) و (4) نوشته شود.

برای نمایش جریان بیت تصادفی ، قدرت نویز بازنمایی می تواند به صورت (5) محاسبه شود. مشاهده می شود که با افزایش طول جریان بیت N ، قدرت سر و صدا P N O I S E کاهش می یابد. علاوه بر این ، قدرت نویز P n o i s e نیز به مقدار عددی p متکی است. یک شبیه سازی فیلتر FIR تصادفی بیت به بیت با استفاده از نرم افزار MATLAB عمل می کند ، و نتایج نظری و شبیه سازی به صورت شکل 4A نشان داده شده است ، که نشان می دهد وقتی مقدار عددی P به 0 یا 1 نزدیک می شود ، قدرت نویز بسیار پایین تر است.

علاوه بر این ، نسبت سیگنال نویز (SNR) را می توان به عنوان (6) محاسبه کرد ، جایی که قدرت سیگنال p s = p 2. می توان مشاهده کرد که SNR تحت تأثیر ارزش عددی p قرار می گیرد. بنابراین ، می توان SNR را با مقیاس بندی مقدار عددی افزایش داد. به عبارت دیگر ، هنگامی که P مقیاس می شود ، SNR حتی با همان طول جریان بیت افزایش می یابد.

3. 2الگوریتم مقیاس بندی تطبیقی

برای بهبود دقت محاسبه فیلترهای SFIR ، از یک روش مقیاس گذاری بر روی ضرایب فیلتر استفاده شده است [13،14] ، که نشان دهنده پیشرفت در دقت است. با این حال ، مقیاس گذاری فقط ضریب شبه استاتیک است و به طور مستقیم نمی توان در سیگنال های ورودی در زمان واقعی اعمال شد. بر اساس تجزیه و تحلیل نویز در بخش 3. 1 ، یک الگوریتم مقیاس بندی تطبیقی جدید در این بخش ارائه شده است ، که در آن هم سیگنال ورودی و هم ضرایب فیلتر به طور سازگار با منطقه دقت بالا محاسبات تصادفی مقیاس می شوند.

همانطور که در (6) نشان داده شده است ، SNR با افزایش ارزش عددی p بهبود می یابد. بنابراین ، یک عامل مقیاس گذاری α تنظیم شده است تا مقدار عددی p ′ = α · p را قبل از تولید جریان بیت تصادفی مقیاس کند. SNR را می توان دوباره به عنوان (7) نوشت. برای کاهش پیچیدگی سخت افزار عملکرد مقیاس ، α به روش α = 2 β انتخاب می شود ، جایی که β به عنوان (8) نشان داده می شود. در نتیجه ، عملیات مقیاس گذاری را می توان با رجیسترهای شیفت اجرا کرد. پس از عملکرد مقیاس ، مقدار عددی مقیاس P ′ را می توان به یک جریان بیت تصادفی تبدیل کرد.

پس از تولید جریان کمی و عملیات مبتنی بر محاسبات تصادفی ، مقدار عددی خروجی باید دوباره مقیاس شود ، که می تواند با ثبت های Shift نیز اجرا شود.

با استفاده از عملکرد مقیاس بندی و مقیاس مجدد ، الگوریتم مقیاس بندی تطبیقی (ASA) برای اجرای ضرب Z = X · C به یک منطق "و" اعمال می شود ، به عنوان الگوریتم نشان داده شده است. اجرا شده توسط Shift Registers ، که در بخش بعدی ارائه می شود.

3. 3روش متغیرهای ضد تاولیک

روش موازی سازی روشی گسترده برای محاسبات تصادفی برای ایجاد تجارت بین تأخیر پردازش و هزینه سخت افزار است. یک مقدار عددی p ∈ [0 ، 1] را در نظر بگیرید که با یک جریان بیت تصادفی x i ، i = 1 ، 2 ، نشان داده شده است. وادواد، ن. برای پردازش بیت های N در جریان بیت ، چرخه ساعت طول می کشد. برای کاهش تأخیر پردازش ، جریان بیت x من می توانم به دو قسمت جدا شوم: x i 1 و x i 2 ، i = 1 ، 2 ،. وادواد، n / 2 ، جایی که x i 1 = x i و x i 2 = x i + n / 2. تخمین P ^ را می توان به صورت

به همین دلیل که هر بیت در جریان بیت تصادفی از توزیع برنولی پیروی می کند و برای دیگران فردی است ، x i 1 فرد به x i 2 و c o v (x i 1 ، x i 2) = 0 است. بنابراین ، واریانس (x i 1 + x i 2) / 2 را می توان به عنوان

D (x i 1 + x i 2 2) = d (x i 1) + d (x i 2) + 2 c o v (x i 1 ، x i 2) 4 = d (x i) + c o v (xمن 1 ، x i 2) 2 = d (x i) 2

از (10) مشاهده می شود که واریانس 2 بار کاهش می یابد. با ترکیب (10) و (4) ، این نشان می دهد که دقت محاسبه با استفاده از روش 2-parlallalism می تواند 2 بار بهبود یابد. با این حال ، هزینه سخت افزار نیز 2 برابر بیشتر است که توسط پردازش موازی مورد نیاز است.

در این مقاله ، یک روش متغیرهای ضدیتیک جدید برای بهبود بیشتر دقت محاسبه ارائه شده است. ایده اصلی تولید یک جریان بیت خاص x i 2 برای ساخت c o v (x i 1 ، x i 2)<0 :

x i 1 = 1 ، p ≥ r (t) ؛0 ، o t h e r s w i s e ؛x i 2 = 1 ، p ≥ 1 - r (t) ؛0 ، o t h e r s w i s e ؛

جایی که r (t) ∼ u (0 ، 1) و 1 - r (t) ∼ u (0 ، 1). انتظار X I 1 و X I 2 را می توان به عنوان ،

c o v (x i 1 ، x i 2) = e (x i 1 x i 2) + e (x i 1) e (x i 2) = 0 + e (x i 1) e (x i 2) ،پ<0.5 ; ∫ 1 − P P 1 d r + E ( X i 1 ) E ( X i 2 ) , P ≥ 0.5 ; = − P 2 , P <0.5 ; − P 2 + 2 P − 1 , P ≥ 0.5 ;

مشابه با تجزیه و تحلیل در بخش 3. 1 ، x i 1 و x i 2 هر دو توزیع Beoulli را دنبال می کنند ، و واریانس X I 1 و X I 2 را می توان مستقیماً به عنوان (14) ارائه داد. با ترکیب (13) و (14) ، واریانس X I 1 + X I 2 2 را می توان به صورت (15) نوشت.

d (x i 1 + x i 2 2) = d (x i 1) + d (x i 2) + 2 c o v (x i 1 ، x i 2) 4 = (p - 2 p 2) / 2 ،پ<0.5 ; ( − 2 P 2 + 3 P − 1 ) / 2 , P ≥ 0.5 ;

سرانجام ، قدرت سر و صدای متغیرهای آنتی متغیرها مبتنی بر متداول می تواند به صورت (16) نوشته شود ، و نتایج شبیه سازی مربوطه به صورت شکل 5 نشان داده شده است ، که نشان می دهد نتایج شبیه سازی با تجزیه و تحلیل نظری به عنوان (16) موافق است.

p n o i s e - a v = d 1 n · ∑ i = 1 n x i 1 + x i 2 = 1 n 2 · ∑ i = 1 n d (x i 1 + x i 2 2) = (p - 2 p 2) /(2 · n) ، p<0.5 ; ( − 2 P 2 + 3 P − 1 ) / ( 2 · N ) , P ≥ 0.5 ;

3. 4فیلتر FIR تصادفی با ASA و AV

استفاده از ASA پیشنهادی در فیلتر SFIR برای بهبود دقت محاسبه و SNR سیگنال خروجی مفید خواهد بود. معماری سخت افزاری ماژول مقیاس گذاری (SM) در شکل 6 نشان داده شده است ، که مربوط به "یافتن فاکتور مقیاس گذاری" و "مقیاس" در الگوریتم است. عامل مقیاس گذاری β x = ⌊ log 2 1 / x ⌋ پیدا کردن آسان استبا استفاده از رجیسترهای شیفت چپ. به عنوان یک مثال کلی ، مقدار ورودی x = 0. 21875 را در نظر بگیرید ، که بیت علامت S (x) = "0" ابتدا استخراج می شود. مقدار بزرگی در قالب باینری | x | = "B '00111000" و مقدار عامل مقیاس اولیه در باینریفرمت β x = "B '00000001" در ثبت های سمت چپ بارگیری می شود. پس از آن ، همه ثبت ها شروع به تغییر چپ می کنند تا اولین "1" در مهمترین بیت (MSB) اتفاق بیفتد ، و چرخه های بقیه هستنددر حالت بیکار توجه داشته باشید که تعداد کل چرخه های تغییر چپ برابر است با عرض تاریخ | x |خروجی هستند

پس از مقیاس گذاری و سریال های عملیات مبتنی بر-لگهای تصادفی ، ماژول مقیاس مجدد برای تحقق عملیات مقیاس مجدد ، که مربوط به مرحله "دوباره مقیاس مجدد بیت" در الگوریتم است ، لازم است. ماژول (RSM) به صورت شکل 7 نشان داده شده است ، جایی که جریان بیت x (t) توسط یک پیشخوان جمع می شود ،

پس از آن ، پیشخوان c n t (t) با ضریب مقیاس β x با منطق "xnor" مقایسه می شود. جریان بیت مجدداً خروجی را می توان به عنوان (18) نشان داد.

همانطور که در بخش 1 معرفی شده است ، SFIR مبتنی بر طرح دو خط [2] از طرح مبتنی بر فرمت دو قطبی [6] در عملکرد دقت استفاده می کند. با استفاده از روش ASA پیشنهادی ، عملکرد دقت SFIR مبتنی بر طرح دو خط می تواند بیشتر بهبود یابد. معماری سخت افزار به عنوان شکل 8 نشان داده شده است ، جایی که ASA در ماژول ضرب تصادفی مقیاس (SSM) اعمال می شود ، شامل ماژول مقیاس گذاری (SM) و ماژول مقیاس مجدد (RSM).

به جز ماژول مقیاس گذاری و ماژول مقیاس مجدد ، مبدل باینری به غیر مسکونی (B2S) و مبدل تصادفی به باین (S2B) برای تحقق تبدیل بین اعداد باینری و جریان های بیت تصادفی مورد نیاز است. ماژول افزودنی تصادفی دو خطی (TSA) مشابه [2] است که یک طرح افزودنی بدون خطا محاسبه است. مراحل خاص فیلتر SFIR مبتنی بر ASA به شرح زیر است:

ضریب فیلتر FIR C K (K = 1 ، 2 ،. ، K) در ابتدا تا C ˜ K مقیاس بندی می شود ، در حالی که سیگنال ورودی X K در زمان واقعی با استفاده از ماژول SM تا زمان واقعی مقیاس می شود.

در ماژول ضرب تصادفی مقیاس (SSM) ، بیت علامت S (X K) و S (C K) به ترتیب از X ˜ K و C ˜ K استخراج می شوند ، در حالیبه ترتیب با استفاده از ماژول B2S از C ˜ K و X ˜ K تبدیل می شوند.

پس از آن ، ضرب در مورد بیت و میزان بیت بزرگی به ترتیب در منطق "XOR" و "و" منطق "ترسیم می شود. عملیات مقیاس مجدد کمی توسط ماژول RSM اجرا می شود.

سرانجام ، خروجی های ماژول SSM با ماژول TSM خلاصه می شود و با استفاده از ماژول S2B به قالب باینری تبدیل می شود.

ترکیب روشهای پیشنهادی ASA و AV می تواند SNR سیگنال خروجی را بیشتر بهبود بخشد. تنها تفاوت بین فیلتر SFIR مبتنی بر ASA و فیلتر SFIR مبتنی بر ASA-AV ، ماژول ضرب تصادفی مقیاس (SSM) است. SSM فیلتر SFIR با ASA به عنوان شکل 9a نشان داده شده است و SSM فیلتر SFIR با ASA و AV به عنوان شکل 9b نشان داده شده است.

در SSM فیلتر SFIR با ASA و AV ، C ˜ K را می توان با مقایسه آن با شماره RAND R1 (T) و (1-R1 (T)) به M1 (C K) و M2 (C K) تبدیل کرد. به ترتیب ، و x ˜ k را می توان با مقایسه آن با شماره های RAN R2 (T) و (1-R2 (T)) به ترتیب M1 (X K) و M2 (x K) تبدیل کرد. سپس ضرب M1 (C K) و M1 (x K) در یک منطق "و" نقشه برداری می شود و ضرب M2 (C K) و M2 (X K) به منطق "و" دیگر نقشه برداری می شود. عملیات دوباره مقیاس بندی کمی توسط دو ماژول RSM اجرا می شود. سرانجام ، خروجی نیمی از مجموع خروجی های دو ماژول RSM است.

4- ارزیابی و اجرای

در این بخش ، نتایج شبیه سازی عملکرد SNR در مرحله اول ارائه می شود. پس از آن ، اجرای سخت افزار با آثار موجود مقایسه می شود.

4. 1شبیه سازی عملکرد

در مرحله اول ، عملکرد SNR واحد ضرب مبتنی بر منطق تصادفی تحت طول جریان بیت مختلف n = 4 ، 8 ، 16 ،. وادواد، 256 به عنوان شکل 10 نشان داده شده است. با استفاده از الگوریتم مقیاس بندی تطبیقی پیشنهادی ، SNR طرح دو قطبی [6] و طرح دو خط [2] به ترتیب با 12 دسی بل و 8 dB به طور قابل توجهی بهبود یافته است. با ترکیب روش متغیرهای آنتی تایتیک ، SNR با 6dB بیشتر بهبود می یابد.

پس از آن ، فیلتر SFIR مبتنی بر ASA با 48-TAP در طول جریان بیت مختلف n = 2 ، 4 ، 8 ، 16 ،. وادواد، 1024 شبیه سازی شد ، و نتایج در شکل 11a نشان داده شده است. عملکرد SNR در طرح دو قطبی و طرح دو خط به ترتیب 33 دسی بل و 17 دسی بل است. علاوه بر این ، فیلتر SFIR مبتنی بر ASA-AV در مقایسه با طرح مبتنی بر ASA 6 دسی بل در عملکرد SNR به دست آورد. طرح مبتنی بر TCS ثابت نیز در شکل 11 به عنوان مقایسه ارائه شده است ، که با استفاده از روش تجزیه و تحلیل متغیر حالت بهینه شده است [18].

علاوه بر این ، عملکرد SNR فیلتر SFIR با طول جریان بیت N = 256 در زیر شیرهای مختلف به صورت شکل 11b نشان داده شده است ، که نشان می دهد روش ASA پیشنهادی و روش AV هر دو با افزایش شیرآلات فیلتر ، سودهای پایدار را به دست می آورند.

سرانجام ، پاسخ های بزرگی از فیلتر کمپردای مرتبه 47 به ترتیب در طول جریان بیت مختلف به صورت شکل 12 نشان داده شده است. در مورد N S T O = 2 14 ، بهبود به ترتیب حاصل می شود. علاوه بر این ، طرح ASA-AV در مقایسه با طرح ASA 6 دسی بل پیشرفت دارد.

4. 2اجرای سخت افزار

SFIR مبتنی بر AV-ASA با استفاده از VHDL پیاده سازی شده و با استفاده از کتابخانه SMIC 90 نانومتر با SMIC 90 NM Score Scrom Synopsys (DC) سنتز می شود ، به عنوان جدول 1 نشان داده شده است. به عنوان مقایسه با 64 شیر آب فیلتر و جریان بیت 256 طول. علاوه بر این ، فیلتر FIR FIR باینری نیز با همان فناوری CMOS سنتز شده و در جدول 1 ذکر شده است.

در مرحله اول ، تمام فیلترهای تصادفی به دلیل معماری ساده سخت افزار ، هزینه مساحت کمتری را در مقایسه با فیلتر باینری می گیرند. طرح های دو قطبی ، دو خط ، MUX و AV-ASA به ترتیب 92 ٪ ، 80 ٪ ، 94 ٪ و 74 ٪ کاهش منطقه را در مقایسه با طرح باینری نشان می دهد. با این حال ، تأخیر پردازش بسیار بالاتر از فیلتر باینری است که توسط جریان های بیت طولانی ایجاد می شود. با استفاده از الگوریتم مقیاس گذاری تطبیقی و روش متغیر ضدیتیک ، طرح پیشنهادی AV-ASA-SFIR (طول جریان 16 بیتی) با توجه به فیلتر FIR باینری ، به راندمان سخت افزاری قابل مقایسه دست می یابد ، جایی که راندمان سخت افزار به عنوان نسبت توان به منطقه تعریف می شود.

در بین طرح های SFIR ، این طرح دو خط عملکرد SNR را از 41/4 دسی بل به 17. 21 دسی بل ، با 2. 4 برابر مصرف سطح تراشه ، در مقایسه با طرح دو قطبی ، تا حد زیادی بهبود می بخشد. هزینه اصلی سخت افزار بر روی ماژول دو خطی تصادفی (TSA) نهفته است. طرح پیشنهادی ASA-SFIR 14. 17 دسی بل در عملکرد SNR در مقایسه با طرح دو خط ، با تنها 10. 01 ٪ هزینه سخت افزاری بیشتر به دست می آورد. با بهره گیری از معماری ساده ماژول SM و RSM ، طراحی پیشنهادی باعث افزایش تأخیر مسیر بحرانی نمی شود و به همان فرکانس ساعت به عنوان طرح دو خطی می رسد. علاوه بر این ، با ترکیب روش ASA و AV ، طرح AV-ASA-SFIR 20. 19 دسی بل در SNR در مقایسه با طرح دو خط ، با 32 ٪ مصرف مساحت در بالای سطح به دست می آورد. با توجه به پیشرفت قابل توجه در صحت ، طراحی پیشنهادی در مقایسه با فیلترهای FIR تصادفی موجود ، طول جریان بیت بسیار کوتاه تر را نیاز دارد و مزایایی در مورد تأخیر پردازش نشان می دهد. توجه داشته باشید که معماری سخت افزاری طرح پیشنهادی در هنگام اصلاح طول جریان بیت برای دستیابی به معامله بین دقت و تأخیر نیازی به تغییر ندارد.

4. 3بحث

تجزیه و تحلیل نویز بازنمایی و الگوریتم مقیاس بندی تطبیقی پیشنهادی بر اساس یک جریان بیت تصادفی کلی است و برای فیلتر SFIR تخصصی نیست ، که باعث می شود آن را به بسیاری از سیستم های DSP مبتنی بر محاسبات تصادفی دیگر ، مانند Fast Fourier تبدیل کند (FFT) ، تبدیل موجک گسسته (DWT) و دستگاه بردار پشتیبانی (SVM). روش مقیاس بندی تطبیقی پیشنهادی در آینده در این ماژول ها در نظر گرفته می شود.

5. نتیجه گیری ها

در این مقاله یک طراحی فیلتر SFIR با دقت بالا و بر اساس یک الگوریتم مقیاس بندی تطبیقی ارائه شده است. رابطه بین سر و صدای بازنمایی و مقادیر نشان داده شده از یک جریان بیت تصادفی از لحاظ تئوری مورد تجزیه و تحلیل قرار می گیرد ، و یک روش بالقوه برای بهبود دقت در همان طول جریان بیت تصادفی فراهم می کند. پس از آن ، یک الگوریتم مقیاس بندی تطبیقی (ASA) برای SFIR پیشنهاد شده است تا سیگنال های ورودی را به صورت تطبیقی به مناطق کم نویز مقیاس دهد. طبق نتایج شبیه سازی در یک فیلتر FIR 64 ضربه ای ، روش های ASA و AV 17 دسی بل و 6 dB به دست آوردندبه ترتیب از نظر نسبت سیگنال به نویز (SNR). سرانجام ، معماری سخت افزاری SFIR مبتنی بر ASA (ASA-SFIR) طراحی و پیاده سازی شده است ، که نشان دهنده بهبود کارآیی سخت افزار 4. 6 برابر با توجه به طرح های SFIR موجود است.

کمک های نویسنده

مفهوم سازی ، J. H. و K. H. ؛روش شناسی ، Y. Z.(یینگ ژانگ) ، Y. Z.(یوبین زو) و K. H. ؛تحقیقات ، Y. Z.(یینگ ژانگ) و Y. Z.(یوبین زو) ؛شبیه سازی ، Y. Z.(یینگ ژانگ) و Y. Z.(یوبین زو) ؛سخت افزار ، K. H. ؛نوشتن ، Y. Z.(یینگ ژانگ) ، K. H. ، J. H. و J. W. همه نویسندگان نسخه منتشر شده نسخه خطی را خوانده و موافقت کرده اند.

منابع مالی

بنیاد ملی علوم طبیعی چین تحت کمک مالی شماره 62001277 و 62001276. صندوق تحقیقات اساسی و کاربردی گوانگدونگ تحت شماره کمک مالی 2019a1515110560. برنامه ملی تحقیق و توسعه کلیدی شماره 2018YFB1801500.

تضاد علاقه

نویسندگان هیچ تضاد منافع را اعلام نمی کنند. سرمایه گذاران هیچ نقشی در طراحی مطالعه نداشتند. در مجموعه ، تجزیه و تحلیل یا تفسیر داده ها. در نوشتن نسخه خطی ؛یا در تصمیم به انتشار نتایج.< SPAN> مفهوم سازی ، J. H. و K. H. ؛روش شناسی ، Y. Z.(یینگ ژانگ) ، Y. Z.(یوبین زو) و K. H. ؛تحقیقات ، Y. Z.(یینگ ژانگ) و Y. Z.(یوبین زو) ؛شبیه سازی ، Y. Z.(یینگ ژانگ) و Y. Z.(یوبین زو) ؛سخت افزار ، K. H. ؛نوشتن ، Y. Z.(یینگ ژانگ) ، K. H. ، J. H. و J. W. همه نویسندگان نسخه منتشر شده نسخه خطی را خوانده و موافقت کرده اند.